中國集成電路產業(yè)“彎道超車”的*機遇是什么？很多人會想到最近爆火的一個概念——Chiplet。

中航證券研報指出，Chiplet發(fā)展涉及整個半導體產業(yè)鏈，將影響到從EDA廠商、晶圓制造和封裝公司、芯粒IP供應商、Chiplet產品及系統(tǒng)設計公司到Fabless設計廠商的產業(yè)鏈各個環(huán)節(jié)的參與者。Chiplet是新藍海，是國產設計大機遇。

在二級市場，Chiplet成為二級市場最熱門的題材之一。就在11月底，受半導體產業(yè)鏈Chiplet發(fā)展空間廣闊消息影響，A股Chiplet概念股持續(xù)拉升。在這之后，中京電子（002579.SZ）漲停，文一科技（600520.SH）、通富微電（002156.SZ）、富滿微（300671.SZ）、大港股份（002077.SZ）、華潤微（688396.SH）等股拉升跟漲。

在外界狂熱追捧Chiplet的時候，Chiplet的真正價值便會被無限放大，行業(yè)發(fā)展預期被一個美麗的泡沫籠罩。對中國芯片產業(yè)來說，Chiplet究竟能夠改變什么？是否能夠加快國產替代的進程？

摩爾定律“拯救者”

在摩爾定律趨緩下，Chiplet（芯粒）模式成為了半導體工藝發(fā)展方向之一。那么，Chiplet為何有如此大的魔力？

所謂Chiplet，通常被翻譯為“粒芯”或“小芯片”，單從字面意義上可以理解為“粒度更小的芯片”。它是一種在先進制程下提升芯片的集成度，在不改變制程的前提下提升算力，并保證芯片制造良品率的一種手段。

想弄明白Chiplet，需要先了解SoC架構的問題。SoC（系統(tǒng)級單芯片）是將多個負責不同類型計算任務的計算單元，通過光刻的形式制作到同一片晶圓上。隨著處理器的核越來越多，芯片復雜度增加、設計周期越來越長，成本大大增加，SoC芯片驗證的時間、成本也在急劇增加，大芯片快要接近制造瓶頸。

特別是一些高端處理芯片、大芯片，當前集成電路工藝已經受到很大挑戰(zhàn)，物理、化學很多方面都達到了極限，單純靠傳統(tǒng)的SoC這條路很難繼續(xù)走下去。以7nm工藝節(jié)點為例，如果想在每平方毫米要做1億晶體管，這個難度就相當于在一個小小的在指甲蓋上造一座大規(guī)模的城市。

當SoC遭遇了瓶頸后，產業(yè)各界便開始從系統(tǒng)層面尋找解決方案。在Chiplet之前，大家曾嘗試過各種方式——2011年初，英特爾推出了一種基于FinFET（鰭式場效應晶體管）的商用芯片，將其使用在22nm節(jié)點的工藝上；直到如今GAAFET技術、MBCFET技術也相繼問世……

這些技術只是通過改結構而達到縮微的目的，卻讓芯片生產中出現(xiàn)地工藝誤差和加工缺陷越來越嚴重。于是，將大芯片切割成為小芯片（Chiplet）的方案變成了業(yè)界提升芯片良品率的一種選擇。

與SoC不同，Chiplet可以將一塊原本復雜的SoC芯片，從設計的時候就按照不同的計算單元或功能單元進行分解，然后每個單元分別選擇最合適的半導體制程工藝進行制造，再通過先進封裝技術將各自單元彼此互聯(lián)。

一般芯片生產過程中，一片晶圓會切割出很多裸片，如果發(fā)現(xiàn)有缺陷的芯片就會直接剔除。在缺陷分布差不多的情況下，如果晶圓上的裸片越大也就是分割的數(shù)量越少，需要剔除的面積越大。Chiplet方案則是將大芯片分割成一塊塊小芯片，盡量將單一裸片面積做小，從而提高芯片良品率。

英特爾公司高級副總裁、中國區(qū)董事長王銳在2022世界集成電路大會上表示，Chiplet技術是產業(yè)鏈生產效率進一步優(yōu)化的必然選擇?！安坏岣咝酒圃炝计仿?，利用最合適的工藝滿足數(shù)字、模擬、射頻、I/O等不同技術需求，而且更將大規(guī)模的SoC按照不同的功能，分解為模塊化的芯粒，減少重復的設計和驗證環(huán)節(jié)，大幅度降低設計復雜程度，提高產品迭代速度?！?/p>

這便是Chiplet另一個優(yōu)勢：靈活的設計和更高集成度。由于光刻掩膜版的尺寸限定是33mm*26mm，單個芯片面積一般不會超過800mm2，Chiplet通過多個芯片的片間集成，可以在封裝層面突破單芯片上限，進一步提高集成度。

同時，Chiplet一般會采用先進封裝工藝，對芯片上的部分單元進行選擇性迭代，迭代部分裸芯片后可制作出下一代產品，加速產品上市周期。不僅如此，，Chiplet還可以將已知合格裸片組合有效縮短芯片的研發(fā)周期，節(jié)約研發(fā)投入成本。此外，Chiplet芯片集成應用廣泛和成熟的芯片裸片，還能降低芯片研制風險，重新流片及封裝的次數(shù)，這也解決了不少芯片公司的痛點。

這兩個優(yōu)勢匯合在一起，讓Chiplet的成本優(yōu)勢得以放大。隨著工藝演進，實現(xiàn)相同功能的情況下單芯片面積幾乎不會縮小，Chiplet能合理地將不同功能有效劃分到不同工藝節(jié)點的芯片上，可以有效降低成本。

越是先進工藝，Chiplet的成本優(yōu)勢越是明顯。清華交叉院博士研究生馮寅瀟曾在論文中寫道，在800mm2面積的單片系統(tǒng)中，硅片缺陷導致的額外成本占總制造成本的50%以上。對于成熟工藝(14nm)，盡管產量的提高也節(jié)省了高達35%的成本，但由于D2D接口和封裝開銷(MCM：>25%，2.5D：>50%)，多芯片的成本優(yōu)勢減弱。

綜合來看，先進制程逼近物理極限的情況下，Chiplet可能是延續(xù)摩爾定律的重要手段。

一個全產業(yè)鏈的升級機會

在后摩爾時代，Chiplet極有可能開啟一個新的芯片生態(tài)。

基于自身諸多優(yōu)勢，Chiplet在設計、制造、封裝等多個環(huán)節(jié)具備成熟的技術支撐，進而推動整個半導體產業(yè)鏈完成升級。

最近一段時間，國內外頭部的芯片設計公司正在推動建立一個新的高速互聯(lián)協(xié)議標準。2022年3月，Chiplet的高速互聯(lián)標準——UCIe（UniversalChiplet Interconnect Express，通用芯?；ヂ?lián)技術）正式推出，旨在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標準，打造一個開放性的 Chiplet 生態(tài)系統(tǒng)。在解決Chiplet標準化方面具有劃時代意義。

UCIe發(fā)起人為 Intel、AMD、ARM、高通、三星、臺 積電、日月光、Google Cloud、meta 和微軟等十家公司。UCIe聯(lián)盟致力于推行Chiplet互聯(lián)規(guī)范，當前聯(lián)盟成員包括Synopsys、Cadence、ADI、博通等國際龍頭。目前，UCIe聯(lián)盟為Chiplet制定了多種先進封裝技術，包括英特爾EMIB、臺積電CoWoS、日月光FoCoS-B等。

UCIe標準出現(xiàn)的*意義在于，巨頭們合力搭建起了統(tǒng)一的Chiplet互聯(lián)標準，這將加速推動開放的Chiplet平臺發(fā)展，并橫跨x86、Arm、RISC-V等架構和指令集。在UCIe標準下，未來或許能推出同時集成x86的Chiplet芯片和RISC-V的Chiplet芯片的處理器，并通過架構的混用同時滿足PC和移動應用生態(tài)的需求。

Chiplet的標準化雖然才剛剛起步，卻引來海內外芯片巨頭研發(fā)投入。2019年，華為推出了基于Chiplet技術的7nm鯤鵬920處理器；AMD今年3月推出基于臺積電3D Chiplet封裝技術的服務器處理芯片；蘋果則推出了采用臺積電CoWos-S橋接工藝的M1 Ultra芯片。

同時，Chiplet的影響力也從設計端走到芯片制造與封裝環(huán)節(jié)。而且，先進封裝是實現(xiàn)Chiplet的前提，地位十分重要。

在芯片小型化的設計過程中，需要添加更多I/O與其他芯片芯片接口，裸片尺寸必須要保持較大的空白空間。而且，要想保證Chiplet的信號傳輸質量就需要發(fā)展高密度、大寬帶布線的先進封裝技術。

行業(yè)，根據(jù)UCIE聯(lián)盟發(fā)布的Chiplet白皮書，UCIe聯(lián)盟支持了市面上主流的四種封裝方式，分別為：

1）標準封裝：將芯片間的金屬連線埋入封裝基板中。

2）利用硅橋連接芯片，并將硅橋嵌入封裝基板中，如：Intel EMIB方案。

3）使用硅中介層（Si Interposer）連接芯片并進行重新布線，再將硅中介層封裝到基板上，如：臺積電CoWoS方案。

4）使用扇出型中介層進行重布線，僅在芯片連接處使用硅橋連接，如：日月光FOCoSB方案。

因而，Chiplet帶火了國內外先進封裝產業(yè)。日前，英特爾推出的Ponte Vecchio計算芯片，就采用3D封裝技術，單個產品整合了47個小芯片。47個裸片來自于不同的代工企業(yè)，采用5種以上差異化工藝節(jié)點，集成了超過1000億個晶體管，將異構集成技術提升至全新水平。

總體來看，支持 Chiplet 技術的主流底層封裝技術還是主要由臺積電、ASE、英特爾主導。目前三種方案中，Intel 主導的 EMIB 技術實現(xiàn)的集成度和制造良率更高，但 EMIB 需要封裝工藝配合橋接芯片，技術門檻和復雜度較高。

中航證券表示，Chiplet發(fā)展涉及整個半導體產業(yè)鏈，將影響到從EDA廠商、晶圓制造和封裝公司、芯粒IP供應商、Chiplet產品及系統(tǒng)設計公司到Fabless設計廠商的產業(yè)鏈各個環(huán)節(jié)的參與者?？偠灾?，Chiplet是整個半導體產業(yè)鏈生產效率進一步優(yōu)化的必然選擇。

中國半導體產業(yè)能否突圍成功？

在回答這個問題之前，我們要搞清楚國產芯片廠商的機會在哪？

就在Chiplet產業(yè)乾坤未定之際，*受到影響的是芯片IP設計企業(yè)。Chiplet實現(xiàn)的是硅片級別的IP復用，本質就是不同的IP芯片化，然后堆疊。例如，CPU、存儲器、模擬接口等不同功能IP可靈活選擇不同的工藝分別進行生產，從而可以靈活平衡計算性能與成本，實現(xiàn)功能模塊的*配置而不必受限于晶圓廠工藝。

目前，我國三類本土IP供應商都在茁壯成長。一類是像華為海思這樣有自己的IP甚至指令集開發(fā)實力，但不對外；二是互聯(lián)網巨頭如阿里，其旗下的平頭哥半導體（T-Head）公司在2019年推出基于RISC-V內核的處理器（玄鐵910），加速了中國RISC-V產業(yè)化及其生態(tài)環(huán)境發(fā)展；第三類是國內獨立的第三方IP廠商，如芯動科技、芯原股份、芯耀輝、銳成芯微、芯來等眾多IP公司等，立足于各類IP的積累。

在Chiplet技術將IP價值擴大的時候，一些缺乏設計經驗和資源的互聯(lián)網廠商可以慢慢發(fā)展自己的芯片產品；而一些設計能力較強的IP供應商很有可能從半導體IP授權商升級為Chiplet供應商。

據(jù)了解，IP企業(yè)芯原股份和國內AI芯片獨角獸寒武紀，以及在細分領域深耕多年的本土IP廠商，包括本土RISC-V生態(tài)引領者芯來科技、提供從0.18um到5nm全套高速混合電路IP核的芯動科技、擁有完全自主知識產權的CPU、DSP、GPU和AI處理器IP的華夏芯，以及提供高速接口IP的華大九天等等，這些IP廠商在各自領域實力不斷加強，有望在Chiplet發(fā)展期迎來重大進步，實現(xiàn)以Chiplet形式的IP芯片化。

其中，芯原基于Chiplet架構所設計了高端應用處理器平臺；芯動科技也發(fā)布了自研的首套跨工藝、跨封裝物理層兼容UCIe國際標準的Innolink Chiplet解決方案。只不過，上述企業(yè)的技術還都處于發(fā)展初期，尚未推出了實質性的產品。

與此同時，Chiplet的發(fā)展也給國內EDA企業(yè)發(fā)展帶來了一個突破口。除了芯片設計外，EDA工具鏈以及生態(tài)是否完善也是Chiplet技術成功所需要解決的關鍵問題。

Chiplet技術需要EDA工具從架構探索、芯片設計、物理及封裝實現(xiàn)等提供全面支持，以在各個流程提供智能、優(yōu)化的輔助，避免人為引入問題和錯誤。尤其在先進封裝的背景下，Chiplet理念下不同die的堆疊需要解決可靠性、信號完整性、電源完整性、熱分析等一系列仿真分析驗證問題。而這便需要EDA與芯片設計廠商一同破解。

作為全球*的EDA解決方案供應商，新思科技也在致力于Chiplet解決方案的研發(fā)。新思科技現(xiàn)有的各種單點工具只能解決3D IC設計中細枝末節(jié)的難題，為此新思科技推出了3D IC Compiler，為Chiplet的集成提供了統(tǒng)一的平臺，為3D可視化、路徑、探索、設計、實現(xiàn)、驗證及簽核提供了一體化的超高收斂性環(huán)境，能夠將系統(tǒng)級信號、功耗和散熱分析集成到同一套緊密結合的解決方案中。

反觀國內，芯和半導體已全球首發(fā)了“3DIC先進封裝設計分析全流程”EDA平臺，是業(yè)界*用于3DIC多芯片系統(tǒng)設計分析的統(tǒng)一平臺，為用戶構建了一個完全集成、性能卓著且易于使用的環(huán)境，提供了從開發(fā)、設計、驗證、信號完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案，全面支持2.5D Interposer、3DIC和Chiplet設計。

在日前舉辦的CCF Chip 2022大會上，公司創(chuàng)始人傅勇在國產數(shù)字EDA工具鏈技術論壇上，分析了Chiplet設計方法學對數(shù)字驗證的新挑戰(zhàn)，并介紹了瞬曜為解決系統(tǒng)級高速驗證和仿真方面的需求所做的努力。

當前，Chiplet對制程沒有太多要求、全球標準也還未確認，國內外EDA軟件差距較小。因此，國內EDA企業(yè)提升基礎研發(fā)能力，努力攻克堆疊設計帶來的諸多調整，如布線、散熱、電池干擾等，或許能夠快速打開一片新市場。

在角逐激烈的芯片設計、制造環(huán)節(jié)，國產企業(yè)趁著技術升級不斷完成國產化替代。在相對薄弱的先進封裝階段，國產企業(yè)也絕不敢錯失良機。

實現(xiàn) Chiplet 所依靠的先進封裝技術在產業(yè)鏈內仍然未實現(xiàn)統(tǒng)一，主要分為晶圓廠陣營和封裝廠陣營：晶圓廠陣營以硅片加工實現(xiàn)互聯(lián)為主，可提供更高速的連接和更好的拓展性；封裝廠陣營則努力減少硅片加工需求，提出更有廉價、更有性價比的方案。

從當前的現(xiàn)狀來看，國產晶圓廠可能無法在提前發(fā)展先進封裝，國內先進封裝業(yè)務可能由尚未被制裁的封測服務商承接。

2022 年 7 月，長電科技公告稱，在封測技術領域取得新的突破，實現(xiàn) 4nm 工藝制程手機芯片的封裝，以及 CPU、GPU 和射頻芯片的集成封裝。4nm 芯片作為先進硅節(jié)點技術，也是導入 Chiplet 封裝的一部分，作為集成電路領域的*科技產品之一，可被應用于智能手機、5G 通信、人工智能、自動駕駛，以及包括 GPU、CPU、FPGA、ASIC 等產品在內的高性能計算領域。

通富微電成立于 1997 年，主要從事集成電路封裝測試一體化業(yè)務。2021 年全球 OSAT 中通富微電位列第五，先進封裝方面位列第七。目前，公司技術布局進展順利，已開始大規(guī)模生產 Chiplet 產品，工藝節(jié)點方面 7nm 產品實現(xiàn)量產，5nm 產品完成研發(fā)。針對 Chiplet，通富微電提供晶圓級及基板級封裝兩種解決方案，其中晶圓級 TSV 技術是 Chiplet 技術路徑的一個重要部分。

坦白講，Chiplet給中國集成電路產業(yè)帶來了巨大發(fā)展機遇，讓國內具備先發(fā)優(yōu)勢的廠商有了技術追趕的機會。不過，我們切不可將Chiplet當作彎道超車的救命稻草。業(yè)內人士指出，以Chiplet為首的封裝技術，是如今中國半導體產業(yè)實現(xiàn)質的發(fā)展的關鍵。僅僅通過先進封裝技術，來彌補前道工序的不足，是遠遠不夠的，因此，中國半導體在大力拓展先進封裝技術的同時，也需要在先進制造方面努力發(fā)展，從而才能真正實現(xiàn)大的跨越。

結語

Chiplet，一個被眾人寄予厚望的新產業(yè)。

根據(jù)新思界產業(yè)研究中心發(fā)布的《2022-2027年芯粒（Chiplet）行業(yè)風險投資態(tài)勢及投融資策略指引報告》顯示，目前來看，Chiplet技術主要應用在自動駕駛、數(shù)據(jù)中心、消費電子、高性能計算、高端智能芯片等領域。隨著下游產業(yè)發(fā)展，Chiplet市場前景廣闊。預計2025-2035年，全球Chiplet市場規(guī)模將從65億美元增長至600億美元，行業(yè)發(fā)展進入高速增長階段。

但Chiplet本質上還是一個集成的技術，還存在互聯(lián)，散熱等一系列集成相關的技術難點。同時，Chiplet所涉及的幾項核心技術，如芯片設計、EDA/IP、封裝技術或者缺失或者處于技術發(fā)展初期，在國內的生態(tài)還沒建立。而這一系列的工作都十分具有挑戰(zhàn)性。

好在中國也在為打造更全面、更開放的Chiplet生態(tài)系統(tǒng)而努力。2022年12月，在第二屆中國互連技術與產業(yè)大會上，*由中國集成電路領域相關企業(yè)和專家共同主導制定的《小芯片接口總線技術要求》團體標準正式通過工信部中國電子工業(yè)標準化技術協(xié)會的審定并發(fā)布?！缎⌒酒涌诳偩€技術要求》 這項標準描述了CPU、GPU、人工智能芯片、網絡處理器和網絡交換芯片等應用場景的小芯片接口總線（Chiplet）技術要求。在形成圍繞Chiplet設計的廣泛設計分工基礎之上，這一標準也利于形成Chiplet標準。

總而言之，面對著新技術帶來的光明前景，我們更要看到未來道路的重重荊棘。在發(fā)展先進工藝過程中，我們可以歡呼、可以激動，但絕不可有任何投機取巧心理。眼下，國產廠商唯有腳踏實地，正面迎擊困難，方得始終。