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簡 介

半導體技術節(jié)點中的傳統(tǒng)尺寸縮放是通過縮放金屬間距（MP）和接觸多晶硅間距（CPP）來實現(xiàn)的。在先進的CMOS技術節(jié)點（低于10nm）中，金屬半間距已擴展到非常窄的尺寸（低于20nm）。在這些金屬線寬處，由于金屬絲的尺寸效應（如表面和晶界散射）的增加，金屬的電阻率顯著增加。電阻率的增加加劇了IR壓降問題，并已成為亞5nm CMOS技術節(jié)點高性能設計的一個重要瓶頸。為了確保較低的IR壓降，設計者經(jīng)常被迫權衡信號路由資源，以構建更精細、更魯棒的電網(wǎng)。作為亞5nm CMOS節(jié)點的技術助推，學者們提出埋入式功率軌（BPR）以實現(xiàn)標準單元面積縮放并降低IR壓降問題。在該技術中，電源軌（例如VDD、VSS）埋在硅襯底內，并通過特殊通孔分接，以連接到電網(wǎng)（正面或背面）。具有高縱橫比的BPR通過允許向晶體管輸送功率的較低電阻路徑來最小化IR壓降。

除了芯片上的IR壓降之外，由功率傳輸網(wǎng)絡（PDN）的其他組件（如PCB、封裝、C4凸塊等）引入的寄生效應在瞬時電流尖峰條件下也會導致電壓下降。這種片外壓降可以通過增加片上去耦電容來降低。在埋入式軌道技術中，由于金屬線布線在沒有信號布線的基板下方，因此可以實現(xiàn)低電阻高縱橫比功率軌。高縱橫比有助于增加電源和接地之間的去耦電容，從而降低與自發(fā)電流尖峰事件相關的芯片外電壓降。

在本文中，我們通過考慮三種PDN配置，對BPR和背面電網(wǎng)進行了整體評估，傳統(tǒng)PDN配置為正面（FS）、帶BPR的FS電力輸送（FSBPR）和帶BPR（BSBPR）的背面電力輸送。使用具有代表性的64位CPU（如Arm1 Cortex1-A53 CPU）對這些配置進行評估，以量化對性能-功耗-面積（PPA）、片上IR壓降、片外電壓降和功率門控的影響。該領域的先前研究主要集中于物理設計或PDN建模。

我們研究的主要貢獻如下：

1） 綜合分析闡述了微處理器性能和不同PDN配置的片上IR壓降之間的關鍵權衡。

2） 通過研究技術參數(shù)對背面PDN進行整體設計技術協(xié)同優(yōu)化（DTCO），以優(yōu)化片上IR壓降和片外壓降。

3） 評估功率門與BPR和背面電網(wǎng)技術集成所涉及的潛在挑戰(zhàn)。廣泛分析強調BPR對電網(wǎng)電阻的影響。

本文的結構如下：第二節(jié)介紹了BPR和背面電源的概念；第三節(jié)描述了各種功率傳輸配置；第四節(jié)介紹了CPU設計、片上IR壓降、片外電壓降和門控電網(wǎng)設計的結果；第五節(jié)是總結和結論。

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技術概念

A.埋地電源軌

BPR可以在FinFET技術中實現(xiàn)。在鰭形成之后，BPR工藝模塊首先在淺溝槽隔離（STI）中蝕刻一個空腔，該空腔延伸到硅中。隨后是薄電介質阻擋層的原子層沉積（ALD），以將掩埋軌道與硅本體電隔離。然后用能夠承受前端線（FEOL）熱預算的金屬（例如釕（Ru）或鎢（W））填充空腔，促使進一步FEOL集成。實驗證明BPR的電阻在30至50Ω/μm之間。

B. 背面功率傳輸

背面功率傳輸是一種獨特的3-D集成技術，其中整個PDN集成在芯片背面。細間距微硅通孔（μTSV）將BPR連接到背面的PDN。在FS上進行處理后，將晶片減薄至500nm，并使用BPR金屬作為蝕刻停止層從背面蝕刻μTSV。隨后沉積背面金屬層以將功率分配給C4凸塊。

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PDN配置

在本文中，我們探討了三種不同的電源傳輸配置：1）FS，其中信號和功率網(wǎng)絡在芯片的FS上[見圖1（a）]；2） FSBPR與FS相似，不同之處在于標準電池的電源軌道埋在襯底內[見圖1（b）]；和3）BSBPR，其中電源網(wǎng)絡在芯片背面布線，但信號網(wǎng)絡在芯片的FS上布線[見圖1（c）]。

圖1 （a）FS PDN示意圖。（b）FSBPR示意圖。（c）BSBPR示意圖。（d）表中展示了關鍵金屬層的電阻。

A.BPR標準電池設計和金屬互連

為了評估BPR的系統(tǒng)級影響，IMEC的iN6技術節(jié)點（相當于IRDS 3 nm）中的標準單元設計了BPR和不包含BPR。FS配置通過使用標準單元庫的常規(guī)設計流程實現(xiàn)，無需BPR。FSBPR/BSBPR配置使用實現(xiàn)BPR技術的標準單元庫，以及修改后的標準單元布局、技術庫交換格式（LEF）和捕獲BPR效果的互連RC文件。該技術節(jié)點中的標準單元為六軌高，四軌預留用于布線，兩軌預留用于電源軌。雖然BPR可以使標準的單元高度縮放到五個軌道，但這項工作只考慮六個軌道高的單元，這使得能夠從IR下降的角度公正有效地評估埋軌。iN6技術有一個14金屬層互連堆棧：M1–M13和MINT（iN6技術節(jié)點中用于局部布線的中間金屬層），互連節(jié)距代表約3 nm技術節(jié)點，具有連接C4凸塊的單個再分布層（RDL）。FSBPR和BSBPR配置具有額外的埋入金屬層（MBUR）。圖1（d）顯示了一些細間距金屬互連層的電阻。

B.FS/常規(guī)PDN

在FS配置中，電源線位于MINT金屬層（M1以下的*后端（BEOL）金屬層）上。小的MINT MP（～22 nm）使得電阻約為900Ω/μm的高電阻電源軌，導致CPU設計中出現(xiàn)IR下降熱點，這將在后續(xù)章節(jié)中討論。為了研究PDN設計對性能/IR壓降的影響，考慮了三種不同的PDN設計，增加了電網(wǎng)密度（PDN1最稀疏，PDN3最密集）。表I給出了FS配置的每個PDN設計的規(guī)范。三種PDN設計中的每一種都有四個金屬層（M1、M2、M5和M6）用于實現(xiàn)局部信號路由，這四個金屬層上的電網(wǎng)僅限于通孔結構（這些層上沒有金屬條）。

表IPDN配置規(guī)范（CPP=45 nm）

C.帶埋地軌道的FS PDN

標準電池的電源軌在FSBPR配置中使用MBUR層（埋置金屬層）。BPR的訪問僅限于特定的“分接”點，在該點，電介質被蝕刻以創(chuàng)建特殊的通孔（通過VBUR掩埋）。這些特殊的通孔嵌入在設計中精心放置的專用抽頭單元中，抽頭單元消耗額外的面積并阻礙設計中標準單元的放置。因此，抽頭單元的放置是FSBPR設計中的關鍵設計約束。與FS配置類似，F(xiàn)SBPR配置考慮了三種PDN設計（PDN4–PDN6），如表I所示。

D.帶埋地電源軌的背面PDN

BSBPR配置消除了FSBPR配置中所需的抽頭單元的開銷，它減少了FS上的布線擁塞，因為所有金屬資源都可以專用于信號/時鐘路由。然而，信號I/O必須與電源軌一起穿過芯片背面，才能最終連接到C4凸塊。BPR和μTSV引起的附加寄生電容可以通過技術創(chuàng)新來補償。近年來，由于實現(xiàn)低功耗芯片的巨大潛力，這種配置獲得了關注。在本研究中，背面的PDN限于三個金屬層（MBUR：掩埋金屬，BM1：背面金屬-1，BM2：背面金屬-2）。如果設計規(guī)范要求，可以在背面添加額外的層。由于背面金屬堆疊專用于電源接地布線，金屬互連可以具有大的軌道寬度（>250nm），這可以顯著降低柵極的電阻。μTSV間距減小，但這是以增加工藝復雜性為代價來實現(xiàn)的。為了研究μTSV間距對IR壓降的影響，本研究中考慮了三種PDN設計，如表II所示。

表II重要設計指標的比較

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結果

A.CPU性能和IR壓降

為了評估不同PDN配置的系統(tǒng)級影響，使用IMEC的iN6庫實現(xiàn)了具有代表性的64位高效CPU（如Cortex-A53）的物理設計實現(xiàn)。這些設計具有單個功率域（VDD=0.7V），并在等面積條件下（管芯面積-150μm×150μm）進行比較。圖2（a）顯示了三種PDN配置的芯片功率與性能的關系。由于顯著減少了路由擁塞，利用BSBPR配置的實現(xiàn)在整個設計頻率范圍內消耗的功率低于FS/FBSPR配置。相比之下，由于抽頭單元產(chǎn)生的開銷，F(xiàn)SBPR配置比FS配置消耗更高的功率。總體而言，對于1.4（標準化單位）的等頻率，F(xiàn)SBPR的功耗比FS配置高10%，BSBPR的能耗比FS配置低8%。

圖2.（a）標準化的功率與性能。（b）PDN1-9的基于層的IR壓降分布。（c）PDN1-3的頻率和紅外壓降變化。（d）所有PDN配置的能量與動態(tài)IR壓降。

Cortex-A53 CPU的放置和布線物理設計用于Cadence Voltus環(huán)境中的無矢量動態(tài)IR壓降分析。圖2（b）顯示了九種PDN設計中每一種設計的IR壓降的分層分布（見表I）。在FS配置中，高電阻局部金屬層（MINT-M3）在具有32CPP節(jié)距的PDN1中貢獻了約60%的IR壓降。在具有16CPP MP的PDN2中，局部金屬層中的顯著IR壓降降低到一半。通過僅將PDN3中的M4 MP降低到8CPP，IR壓降進一步降低。更致密的M4 MP減少了高電阻M3金屬層上的IR壓降。在FSBPR配置中，電阻較小的MBUR層（30Ω/μm）取代了電阻較高的MINT層（900Ω/μμm）。在所有三種PDN設計（PDN4–PDN6）中，這將FSBPR配置中的總體IR壓降下降約30%。BSBPR配置的IR壓降強烈依賴于μTSV間距。盡管MBUR具有低電阻（30Ω/μm），但與電阻較小的背面金屬層（BM1、BM2）相比，增加μTSV間距顯著增加了MBUR層上的電壓降。

圖2（c）顯示了FS配置中三種PDN設計的*實現(xiàn)頻率和IR壓降的變化。正如預期的那樣，隨著電網(wǎng)密度的增加，IR壓降和達到的*頻率逐漸降低。從PDN1到PDN3，性能下降30%，IR下降提高70%。當使用FSBPR配置實施時，PDN設計也觀察到類似的趨勢。圖2（d）總結了本研究中考慮的所有PDN設計的功率/性能和IR壓降之間的權衡。功率除以性能度量（mW/GHz）估計了在不同PDN配置中降低IR壓降的能量損失。盡管從PDN1移動到PDN3時產(chǎn)生了增加的能量損失，但FS配置不滿足IR壓降目標。FSBPR配置雖然滿足IR壓降目標，但由于抽頭單元的開銷，它會經(jīng)歷更高的能量損失。相反，BSBPR配置完全解耦了這種折衷，并且不會產(chǎn)生任何能量損失以降低IR壓降。

B.芯片外電壓降分析

上一小節(jié)中給出的IR壓降分析僅限于片上PDN。然而，芯片封裝PCB寄生在瞬態(tài)電流尖峰事件期間會引起電源噪聲（芯片外電壓下降），我們通過模擬圖3（a）所示的等效電路來估計電源噪聲，這種電源噪聲可以通過增加片上去耦電容來降低。

圖3（a）芯片封裝PCB系統(tǒng)的等效電路模型。（b）BSBPR中可能的優(yōu)化說明。電源噪聲隨（c）背面介電相對介電常數(shù)、（d）背面金屬厚度與寬度之比、（e）BM1-BM2通孔高度和（f）μTSV間距的變化。

與層間電介質（k～1.8）相比，BPR封裝在相對較高的介電常數(shù)材料（硅：k～11.7）中，從而增加了去耦電容。掩埋軌的厚度也高于局部金屬層（M1–M6），從而增強了側壁去耦電容量。使用Synopsys Raphael RC提取引擎獲得埋地軌道和PDN其余部分的電阻/電容。與FS配置相比，由于埋軌而增加的去耦電容使FSBPR中的電源噪聲（*電壓下降幅度）降低了17%。模擬是在考慮八核配置的情況下進行的，其中一核開關，其它核提供有用的去耦電容。在BSBPR配置中，可以獨立優(yōu)化背面的電網(wǎng)，以增加去耦電容并降低電源噪聲。背側電網(wǎng)的去耦電容可通過以下方式增加：

1） 增加背側相對介電常數(shù)；

2） 增加背面金屬厚度；

3） 減少連接背面金屬層的通孔高度；和

4） 減少μTSV間距。

由于增加了信號到信號噪聲耦合的風險，在FS/FBSPR配置中無法進行這些修改。因此，BSBPR配置提供了增加去耦電容和減少電源噪聲（*電壓降的幅度）而不影響信號完整性的獨特機會。圖3（c）顯示了三種不同BPR縱橫比下電源噪聲隨背側電介質相對介電常數(shù)的變化。CMOS兼容的高k氧化物，如Al2O3（k～9）或HfO2（k～23）可以替代通常*的低k層間電介質（k～1.8）。通過將電介質相對介電常數(shù)從1.8增加到約25，電源噪聲降低了12%。增加背面金屬厚度會增加側壁電容并降低電源噪聲，如圖3（d）所示。類似地，減小背側金屬層之間的通孔高度會增加BM1和BM2層之間的電容，如圖3（e）所示。此外，減小μTSV間距會增加側壁電容，并有助于降低電源噪聲。如圖3（f）所示，將μTSV間距從1減小到0.25μm可將電源噪聲降低15%?？傮w而言，與FS和FSBPR配置相比，優(yōu)化的BSBPR配置（介電常數(shù)=25，厚度/寬度比=3，通孔高度=140 nm，μTSV間距=250 nm）分別具有59%和21%的去耦電容。圖4（a）顯示了同軸PDN的各個組件的去耦電容貢獻。圖4（b）顯示了瞬態(tài)電流尖峰事件的電源噪聲隨di/dt的變化。與FS和FSBPR相比，優(yōu)化的BSBPR配置具有更低的電源噪聲。在頻域中，BSBPR的峰值阻抗移向較低的頻率，峰值的幅度降低了34%，如圖4（c）所示。圖4（d）顯示了用階躍電流輸入模擬的相應時域電壓瞬態(tài)，其波形顯示了FS、FSBPR和BSBPR配置的最壞情況，即動態(tài)IR壓降（由于電網(wǎng)電阻導致）疊加電源噪聲（由于芯片外電壓下降導致）。

圖4（a）解耦電容比較，突出不同組件的貢獻。（b）電源噪聲隨階躍輸入電流變化率的變化。（c）芯片封裝-PCB系統(tǒng)的阻抗曲線。（d）瞬態(tài)電流尖峰事件時的電壓響應。

A.電源門實施

前兩節(jié)中給出的片上IR壓降和片外電壓降分析未考慮設計中的功率門。然而，大多數(shù)現(xiàn)代SoC模塊都包含功率門控，來將非活動內核消耗的泄漏功率最小化。在功率門控技術中，局部電網(wǎng)（或功率域）通過稱為功率門的可切換晶體管連接到全局電網(wǎng)（主電源）。本節(jié)介紹BPR對采用功率門控技術的設計的影響。圖5（a）和（b）分別說明了FSBPR和BSBPR設計的潛在功率門集成方法。為了清楚起見，圖中省略了標準電池和BEOL金屬互連。此外，全局VDD（主電源）、局部VDD（電源域）和VSS互連采用顏色編碼，以匹配電源門示意圖[見圖5（a）和（b）]。在FSBPR配置中，電源門連接到BPR層上的局部VDD（而不是FS配置的MINT層）。為了便于這種連接，VBPR需要容納在功率門的標準單元內。在BSBPR配置中，采用低電阻背面金屬來實現(xiàn)局部和全局電網(wǎng)，以最小化IR壓降。全局VDD通過背面金屬和μTSV連接到電源門，由于μTSV需要BPR連接，因此可以拆分VSS BPR以創(chuàng)建一個孤立的全局VDD BPR島，如圖5（b）所示。然后，電源門的漏極連接到局部VDD BPR，后者通過背面金屬向標準單元分配功率。

圖5 示意圖顯示了（a）FSBPR功率門實施和（b）BSBPR功率柵實施。（c）電源網(wǎng)格圖顯示均勻分布的電源門，（d）FS、（e）FSBPR和（f）BSBPR PDN設計的有效電阻熱圖。（g）局部電網(wǎng)電阻隨設計中功率門的數(shù)量的變化。（h）局部電網(wǎng)電阻隨電網(wǎng)中金屬層的數(shù)量而變化。

通常在功率門控的實現(xiàn)中，全局電網(wǎng)使用較高（BEOL）金屬層（>M6或M7）設計，而局部電網(wǎng)使用較低金屬層設計。高電阻局部電網(wǎng)對設計的總體IR壓降有很大貢獻。因此，在本節(jié)中，通過考慮局部電網(wǎng)電阻來研究埋地軌道對電源門控設計的影響。使用Cadence Voltus仿真環(huán)境分析局部電網(wǎng)電阻（FS、FSBPR和BSBPR設計）。功率門均勻分布在芯片區(qū)域[見圖5（c）]，并確定從功率門到每個標準單元的有效電阻。圖5（d）-（f）顯示了每種配置的緊密間距PDN設計的有效電阻熱圖：FS-PDN3、FSBPR-PDN6和BSBPR-PDN9。設計中所需的功率門數(shù)量取決于多個因素，如功率門電阻、芯片的工作頻率、輸入矢量等。因此，我們分析了峰值電阻（最壞情況下的標準單元）隨設計中功率門數(shù)量的變化，如圖5（g）所示。在這里，可以觀察到一個重要的趨勢，即電網(wǎng)的電阻會逐漸降低，并在每個配置的某個值處飽和。該最小限值由從最近通孔到最壞情況標準單元（位于兩條VDD線之間的中間）的*金屬層的電阻確定。由于MINT層的電阻很高（MINT電阻為~30×MBUR電阻[見圖1（d）]），F(xiàn)S配置的局部電網(wǎng)電阻比FSBPR配置高4.5倍，比BSBPR配置低40倍。

在FS/FSBPR配置中，局部電網(wǎng)使用多達六個較低的金屬層，其中大部分信號也被路由。如果局部電網(wǎng)電阻可以用更少的金屬層滿足期望的目標電阻，則可以專門為信號布線和全局電網(wǎng)布線分配額外的金屬層。圖5（h）顯示了局部電網(wǎng)電阻隨所用金屬層數(shù)量的變化。BSBPR配置以單點顯示，因為局部電網(wǎng)是使用兩個可用的背面金屬層設計的。在FS/FBSPR配置中，隨著較高的金屬層（具有較低的電阻）添加到局部電網(wǎng)，電阻會隨之降低。正如預期的那樣，F(xiàn)SBPR局部電網(wǎng)的電阻低于FS局部電網(wǎng)。為了滿足所需的電阻目標（源自堆芯的活性），與FS配置相比，F(xiàn)SBPR電網(wǎng)可以使用更少的金屬層?？傮w而言，由于BPR的載流能力增強，與FS配置的局部電網(wǎng)相比，F(xiàn)SBPR局部電網(wǎng)的電阻降低了大約4.5倍。由于BSBPR中使用超低電阻的背面金屬來實現(xiàn)局部電網(wǎng)，因此與FS配置相比，緊密間距PDN9的電阻約為它的40倍?？偟膩碚f，低電阻BPR和背面金屬層[見圖1（d）]可以幫助緩解功率門控設計中的IR壓降問題。

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結論

本文中，我們采用BPR技術對PDN進行了全面的設計研究，考慮了不同可能的功率傳輸配置。通過64位高效CPU（如Cortex-A53）在低于5nm節(jié)點的物理設計實現(xiàn)，我們評估了系統(tǒng)級影響，對比了FS、FSBPR和BSBPR的功率、性能和IR壓降表現(xiàn)情況。與FS配置相比，F(xiàn)SBPR和BSBPR配置可分別降低25%和85%的IR壓降，從而輕松滿足10%的IR壓降目標。此外，提出了一種獨特的方法來增強BSBPR配置的去耦電容，從而使電源噪聲消耗比FS配置低30%。最后，分析了BPR對功率門控實現(xiàn)的影響。與FS配置相比，F(xiàn)SBPR和BSBPR的局部電網(wǎng)電阻分別為約4.5倍和約40倍。