（報(bào)告出品方/作者：天風(fēng)證券，李魯靖、朱曄）

千億美金的半導(dǎo)體設(shè)備賽道， 即將迎來上行周期

半導(dǎo)體產(chǎn)業(yè)鏈概覽

半導(dǎo)體產(chǎn)業(yè)鏈可按照主要生產(chǎn)過程進(jìn)行劃分，整體可分為上游半導(dǎo)體支撐產(chǎn)業(yè)、 中游晶圓制造產(chǎn)業(yè)、 下游半導(dǎo)體應(yīng)用產(chǎn)業(yè)： 上游半導(dǎo)體材料、設(shè)備產(chǎn)業(yè)為中游晶圓制造產(chǎn)業(yè)提供必要的原材料與生產(chǎn)設(shè)備； 中游半導(dǎo)體制造產(chǎn)業(yè)負(fù)責(zé)生產(chǎn)出半導(dǎo)體產(chǎn)品，WSTS將其分類為分立器件、集成電路、傳感器和光電子器件，其中集成電路 是最主要的產(chǎn)品，其2022年銷售額達(dá)到4799.88億美元，占全球半導(dǎo)體總銷售額的82.74%。集成電路（IC，芯片）又可以 進(jìn)一步分為模擬芯片、邏輯芯片、存儲(chǔ)芯片和微處理器。

半導(dǎo)體行業(yè)周期性明顯：技術(shù)和宏觀環(huán)境驅(qū)動(dòng)10年長周期，資本開支驅(qū)動(dòng)3-4年短周期

半導(dǎo)體行業(yè)周期性十分明顯，基本呈現(xiàn)10年一個(gè)長周期，3-4年一個(gè)短周期： 長周期上看，全球半導(dǎo)體市場(chǎng)呈現(xiàn) 10 年左右的周期性波動(dòng)特征。在長跨度時(shí)間周期上，全球半導(dǎo)體年度銷售額歷史增速呈 現(xiàn)出大約每 10 年一個(gè)“M”形的波動(dòng)特征。

資本開支驅(qū)動(dòng)3-4年短周期：將資本支出同比增速曲線按照極大值點(diǎn)進(jìn)行劃分，可以觀察到每個(gè)極大值時(shí)點(diǎn)的間隔長短不一， 平均而言大約在 3~4 年左右。按此周期看，2024年全球半導(dǎo)體行業(yè)資本開支有望修復(fù)。

半導(dǎo)體設(shè)備為行業(yè)基石，與行業(yè)資本開支情況密切相關(guān)，技術(shù)節(jié)點(diǎn)向前帶動(dòng)設(shè)備投資量增加

一般而言，晶圓廠的資本開支中，20%-30%用于廠房建設(shè)，70%-80%用于設(shè)備投資。根據(jù)中微公司，國際最先進(jìn)的芯 片生產(chǎn)線需求百億美元投資，其中約70%用于購買設(shè)備，涉及十大類設(shè)備，170多種細(xì)分設(shè)備，需要的設(shè)備數(shù)量總共超 3000臺(tái)。根據(jù)SEMI，前道設(shè)備投資量占總設(shè)備投資量的約80%，前道的晶圓制造設(shè)備可以分為刻蝕、沉積、光刻、檢測(cè)、 離子摻雜等品類，其中，刻蝕設(shè)備、薄膜沉積設(shè)備和光刻機(jī)是占比最高的三類設(shè)備，根據(jù)Gartner統(tǒng)計(jì)，全球刻蝕設(shè)備、 薄膜沉積設(shè)備和光刻機(jī)分別占晶圓制造設(shè)備價(jià)值量的22%，22%和17%。 相同產(chǎn)能下，集成電路設(shè)備投資量隨制程節(jié)點(diǎn)先進(jìn)程度提升而大幅增長。摩爾定律提出晶體管數(shù)量每隔 18 至 24 個(gè)月翻倍， 技術(shù)節(jié)點(diǎn)的進(jìn)步也帶動(dòng)了單位產(chǎn)能對(duì)應(yīng)的設(shè)備資本開支，比如5nm節(jié)點(diǎn)下每萬片產(chǎn)能對(duì)應(yīng)的設(shè)備投資大概是30億美元，超 14nm節(jié)點(diǎn)下同產(chǎn)能設(shè)備投資量的兩倍，大概是28nm節(jié)點(diǎn)下同產(chǎn)能設(shè)備投資量的4倍。

國際限制下，國產(chǎn)替代是必經(jīng)之路，國內(nèi)晶圓廠逆勢(shì)擴(kuò)產(chǎn)，將拉動(dòng)國內(nèi)半導(dǎo)體設(shè)備需求

全球半導(dǎo)體設(shè)備銷售額從2012年的369.2億美元增長至2022年的1076.5億美元，10年CAGR達(dá)到11.29%，其中，中國大 陸的半導(dǎo)體設(shè)備銷售額從2012年的24.9億美元增長至2022年的282.7億美元，10年CAGR為27.5%，遠(yuǎn)超全球增速。 2022年，全球半導(dǎo)體設(shè)備銷售額1076.5億美元，同比2021年的1026.4億美元增長5%，2022年中國大陸連續(xù)第三年成為 全球最大的半導(dǎo)體設(shè)備市場(chǎng)，2022年中國大陸的設(shè)備投資同比放緩5%，為283億美元。中國臺(tái)灣地區(qū)是第二大設(shè)備支出地 區(qū)，2022年增長8%，達(dá)到268億美元，實(shí)現(xiàn)連續(xù)四年增長。韓國的設(shè)備銷售額下降了14%，為215億美元。歐洲的年度半 導(dǎo)體設(shè)備投資激增93%，北美增長了38%。世界其他地區(qū)和日本的銷售額分別同比增長34%和7%。 我國的半導(dǎo)體設(shè)備進(jìn)口依賴很嚴(yán)重：從2021年中國晶圓廠設(shè)備采購額看，國內(nèi)自給率僅為11%。國內(nèi)晶圓廠逆全球半導(dǎo)體 資本開支下行趨勢(shì)而動(dòng)，積極擴(kuò)產(chǎn)，疊加國際限制因素，國產(chǎn)設(shè)備需求有望大幅增加。

典型CMOS器件生產(chǎn)流程及 所需設(shè)備如何？

集成電路制造工藝總述

完整的硅基cmos集成電路工藝流程包括數(shù)百至上千個(gè)工藝步驟，這類由單臺(tái)設(shè)備或者單個(gè)反應(yīng)腔室即可完成的工藝步驟稱為單 項(xiàng)工藝，如光刻、刻蝕、薄膜沉積等。在制造實(shí)踐中，為了技術(shù)和管理上的便利性，將可以集合成由特定功能工藝模塊的一組 單項(xiàng)工藝稱為模塊工藝。更進(jìn)一步，可以將這些工藝模塊集合歸類為前段工藝（FEOL）、中段工藝（MOL）和后段工藝 （BEOL），這三段工藝屬于前道制造流程，完整的半導(dǎo)體制造流程還包括后道封測(cè)。

前段工藝（Frontend of Line，F(xiàn)EOL）：形成芯片底層晶 體管等有源MOS器件的過程，主要包括淺槽隔離、源漏極、 柵極等。 中段工藝（Middle of Line，MOL）：中段工藝主要作用是 連接前段器件與后段第一層金屬，主要壁壘在于對(duì)接觸孔鎢 栓塞的刻蝕和沉積。制程發(fā)展到45nm/28nm以后，為了提 高晶體管的性能，采用高介電常數(shù)柵介質(zhì)及金屬柵極工藝， 在晶體管源漏結(jié)構(gòu)制備完成后增加替代柵工藝及局部互連工 藝，這些工藝位于前段工藝和后段工藝之間，均為傳統(tǒng)工藝 中沒有采用的工藝，因此成為中段工藝。 后段工藝（Back end of Line，BEOL）：形成能將電信號(hào) 傳輸?shù)礁鱾€(gè)器件的互連線，主要包括金屬間介質(zhì)層沉積、金 屬線條形成、引出焊盤（Pad，又稱襯墊）等工藝。通孔 （Via）是相鄰兩層金屬互連線之間的連接通路，位于兩層 金屬中間的介質(zhì)層中，一般用銅等金屬填充。

典型納米級(jí)COMS工藝器件的前道工藝流程

1、襯底制備：器件是在襯底上制造的，這是COMS工藝流程的第一步。一般選擇P型裸片材料作為襯底。

2、有源區(qū)（Active Area）工藝：通過刻蝕去掉非有源區(qū)的區(qū)域的硅襯底而保留器件的有源區(qū)。 具體步驟：（1）清洗；（2）生長前置氧化層：利用爐管熱氧化生長一層SiO2薄膜，目的是緩解后續(xù)沉積Si3N4層對(duì)襯底的應(yīng)力； （3）利用LPCVD沉積Si3N4層，這層是有源區(qū)（AA）刻蝕的硬掩模版和后續(xù)STI（Shallow Trench Isolation，淺槽隔離） CMP的停止層、也是場(chǎng)區(qū)離子注入的阻擋層；（4）利用PECVD沉積 SiON 層，作為光刻的底部抗反射層；（5）AA光刻處理、 測(cè)量AA光刻的關(guān)鍵尺寸、測(cè)量AA套刻、檢查顯影曝光后的圖形；（6）AA硬膜版刻蝕；（7）去膠；（8）AA干法刻蝕形成 AA圖形和STI；（9）測(cè)量AA刻蝕關(guān)鍵尺寸；（10）檢查刻蝕后的圖形。

3、STI隔離工藝：利用氧化硅填充溝槽，在器件有源區(qū)之間嵌入很厚的氧化物，從而形成器件之間的隔離，利用STI隔離工藝 可以改善寄生場(chǎng)效應(yīng)晶體管和閂鎖效應(yīng)。 具體步驟：（1）清洗；（2）STI熱氧化：利用爐管熱氧化生成二氧化硅薄膜，該層二氧化硅薄膜可以保護(hù)硅襯底；（3）利用 HDPCVD沉積厚的SiO2層（HDPCVD臺(tái)階覆蓋率非常好，可以有效填充STI的空隙）；（4）RTA快速熱退火，修復(fù) HDPCVD對(duì)襯底硅的損傷；（5）AR（Active Area Reverse）光刻處理；（6）測(cè)量AR套刻、檢查顯影后曝光的圖形；（7） AR刻蝕：干法刻蝕去除大塊AA區(qū)域的氧化硅，刻蝕停留在Si3N4層；（8）去膠；STI CMP；（9）清洗；（10）濕法刻蝕去 除Si3N4層，刻蝕停在氧化硅上；（11）濕法刻蝕去除前置氧化層。

4、雙阱工藝：目的是形成PN結(jié)隔離，使器件形成電性隔離，優(yōu)化晶體管的電學(xué)特性。 具體步驟：（1）清洗；（2）爐管熱氧化生長犧牲層氧化硅，可以隔離光刻膠和硅襯底，消除Si3N4對(duì)有源區(qū)表面的影響；（3） NW光刻處理、測(cè)量NW套刻、檢查顯影后曝光的圖形；（4）NW離子注入；（5）去膠；（）PW光刻；測(cè)量NW套刻、檢查 顯影后曝光的圖形；（7）PW離子注入；（8）去膠；（9）NW和PW阱離子注入退火，修復(fù)離子注入對(duì)硅襯底造成的損傷， 同時(shí)降低雜質(zhì)的擴(kuò)散；（10）濕法刻蝕去除犧牲層氧化硅。

5、柵氧化工藝：通過熱氧化形成高質(zhì)量的柵氧化層 具體步驟：（1）清洗；（2）爐管熱氧化生長厚的 SiO2氧化層；（3）厚柵氧光刻處理；（4）測(cè)量厚柵 氧光刻套刻、檢查顯影后曝光的圖形；（5）濕法刻 蝕去除低壓器件區(qū)域氧化層；（6）去膠、清洗； （7）利用爐管熱氧化生長薄柵氧化層。 在45nm以下的技術(shù)節(jié)點(diǎn)中，為了有效降低器件漏電 流，高介電材料被引入替代二氧化硅材料，高k介質(zhì) 薄膜一般由ALD沉積。

6、多晶硅柵工藝：指形成MOS器件的多晶硅柵極， 柵極的作用是控制器件的關(guān)閉或者導(dǎo)通。 具體步驟：（1）LPCVD沉積多晶硅（沉積的多晶 硅是未經(jīng)摻雜的，它是通過后續(xù)的源漏離子注入進(jìn)行 摻雜，可以更容易控制器件的閾值電壓）；（2） PECVD沉積SiON作為光刻的底部抗反射層；（3） 柵光刻處理；測(cè)量柵極光刻關(guān)鍵尺寸、光刻套刻、檢 查顯影后曝光的圖形；（4）柵刻蝕：去除沒有光刻 膠覆蓋的多晶硅形成器件的柵極，分兩步刻蝕：1、 利用CF4和CHF3去除SiON；2、利用Cl2和HBr刻蝕多 晶硅；（5）去膠；（6）去除SiON。 45nm及以下的工藝節(jié)點(diǎn)中，為避免硅柵耗盡效應(yīng)， 使用金屬柵替代多晶硅，金屬柵的沉積要使用ALD。

半導(dǎo)體突破是當(dāng)前發(fā)展之重， 前道設(shè)備是半導(dǎo)體生產(chǎn)之重

22年全球薄膜沉積設(shè)備市場(chǎng)達(dá)到229億美元，制程升級(jí)/多層趨勢(shì)+新興工藝驅(qū)動(dòng)市場(chǎng)增長

薄膜沉積作用是在芯片納米級(jí)結(jié)構(gòu)中逐層堆疊薄膜形成電路結(jié)構(gòu)， 薄膜包括半導(dǎo)體、介質(zhì)、金屬/金屬化合物三大類，不同薄 膜沉積時(shí)反應(yīng)的原理不同，因此薄膜沉積設(shè)備的技術(shù)原理也不同，沉積過程需要物理（ PVD）、化學(xué)（ CVD）、原子層沉 積（ ALD）等設(shè)備相互補(bǔ)充。CVD覆蓋了前道制造過程中的大部分沉積工藝，因此市場(chǎng)規(guī)模最高。薄膜沉積工藝的不斷發(fā)展，形成了較為固定的工藝流程， 同時(shí)也根據(jù)不同的需求演化出了PECVD、濺射PVD、ALD、LPCVD等不同的設(shè)備用于晶圓制造的不同工藝。其中， PECVD是薄膜設(shè)備中占比最高的設(shè)備類型。 根據(jù)中微公司，2022年全球薄膜設(shè)備總市場(chǎng)已經(jīng)達(dá)到229億美元，其中，PECVD、濺射PVD、爐管CVD、 ALD、LPCVD、 單晶外延EPI、鍍銅ECD和MOCVD市場(chǎng)規(guī)模分別為65、48、31、30、22、16、10、5億美元。

22年全球薄膜沉積設(shè)備市場(chǎng)約230億美元，干法刻蝕中CCP和ICP平分超95%的市場(chǎng)份額

集成電路器件微觀結(jié)構(gòu)的形成離不開精準(zhǔn)的刻蝕，刻蝕是用化學(xué)或物理方法有選擇地在硅片表面去除不需要的材料的過程，是 與光刻相聯(lián)系的圖形化處理的一種主要工藝，是半導(dǎo)體制造工藝的關(guān)鍵步驟。 集成電路制造工藝中干法刻蝕是主流：刻蝕分為濕法刻蝕和干法刻蝕。早期普遍采用濕法刻蝕，但是其在線寬控制和刻蝕方向 性上存在諸多局限，3μm之后的制程多使用干法刻蝕，濕法刻蝕僅用于某些特殊材料層的去除和殘留物的清洗。 在干法刻蝕中，ICP和CCP占據(jù)近乎全部市場(chǎng)份額：傳統(tǒng)的硅和金屬的刻蝕偏向使用較低離子能量的刻蝕設(shè)備，如ICP刻蝕設(shè) 備；而電介質(zhì)刻蝕偏向使用較高離子能量的刻蝕設(shè)備，如CCP刻蝕設(shè)備，隨著工藝要求的專門化、精細(xì)化，刻蝕設(shè)備的多樣 化以及新材料的應(yīng)用，上述分類的方法已經(jīng)變得模糊。根據(jù)中微公司援引Gartner數(shù)據(jù)，2022年全球干法刻蝕設(shè)備市場(chǎng)規(guī)模大 概為230億美元，其中，ICP和CCP分別占據(jù)47.90%和47.50%的市場(chǎng)份額。

全球光刻機(jī)市場(chǎng)被ASML、 Nikon 和Canon壟斷，而ASML幾乎壟斷高端光刻機(jī)市場(chǎng)

目前全球光刻機(jī)市場(chǎng)基本由ASML（荷蘭）、Nikon（日本）和Canon（日本）三家包攬，其中高端光刻機(jī)更是由ASML壟 斷，ASML是全球唯一一家具備EUV設(shè)備生產(chǎn)能力的光刻機(jī)廠商。Canon主要提供低端光刻機(jī)產(chǎn)品。2022年三者的集成電路 用光刻機(jī)出貨量達(dá)到551臺(tái)，較21年的478臺(tái)增加73臺(tái)，漲幅15%；從EUV、ArFi、ArF三個(gè)高端機(jī)型的出貨來看，2022年 共出貨157臺(tái)，較2021年的152臺(tái)增長3.3%，其中ASML出貨149臺(tái)，較2021年增加4臺(tái)，占據(jù)95%市場(chǎng)份額；Nikon出貨8 臺(tái)，占據(jù)剩余5%的市場(chǎng)份額。

涂膠顯影是光刻環(huán)節(jié)的關(guān)鍵設(shè)備，東京電子壟斷近90%份額

光刻工藝的核心環(huán)節(jié)是：涂膠、光刻、顯影。需要用到兩種工藝設(shè)備：軌道和光刻機(jī)，通常，涂膠機(jī)和顯影機(jī)集成在一起， 俗稱軌道（Track），早期的集成電路工藝和較低端的半導(dǎo)體工藝中，此類設(shè)備往往單獨(dú)使用（Off Line），隨著集成電路 制造工藝自動(dòng)化程度的不斷提高，在200mm及以上的大型生產(chǎn)線上，此類設(shè)備通常將軌道（Track）與光刻機(jī)聯(lián)機(jī)作業(yè)（In Line）。

摻雜改變半導(dǎo)體材料的物理性質(zhì)，分為擴(kuò)散（Diffusion）和離子注入（Implant）兩種形式

摻雜工藝在半導(dǎo)體工藝中十分重要，因?yàn)樗梢愿淖儼雽?dǎo)體的電導(dǎo)率、載流子類型和濃度、能帶結(jié)構(gòu)等電學(xué)性質(zhì)，從而實(shí)現(xiàn)不 同的功能和性能，比如向硅材料中摻雜五價(jià)元素磷或者砷就可以得到n型半導(dǎo)體，摻雜三價(jià)元素硼就可以得到P型半導(dǎo)體。半 導(dǎo)體的導(dǎo)電性能可控就是通過摻雜來實(shí)現(xiàn)的。

熱處理包括氧化、擴(kuò)散、退火

由于離子注入采用高速轟擊的工作方式，不可避免地會(huì)在注入?yún)^(qū)域形成局部損傷和畸形團(tuán)，這會(huì)對(duì)半導(dǎo)體結(jié)構(gòu)的電特性參數(shù)造 成不良影響。另外，在離子注入時(shí)，大多數(shù)注入的離子并不處于摻雜工藝所期望的置換位置（期望離子替代的晶格位置），需 要在特定的溫度和氣氛環(huán)境下（真空或氮、氬等高淳氣體環(huán)境），對(duì)離子注入后的圓片進(jìn)行適當(dāng)時(shí)間的退火處理，激活被注入 的離子，恢復(fù)遷移率等及其他材料參數(shù)，并部分或全部地消除圓片中的損傷。

全球及國內(nèi)市場(chǎng)基本由AMAT和日本荏原壟斷，國產(chǎn)廠商中華海清科位于領(lǐng)先地位

化學(xué)機(jī)械拋光（Chemical Mechanical Polishing，CMP）又稱為化學(xué)機(jī)械平坦化, 其是集成電路制造過程中的關(guān)鍵工藝。 如果將芯片制造過程比作建造高層樓房，每搭建一層樓都需要讓樓層足夠平坦齊整，才能在其上方繼續(xù)搭建另一層，否則樓 面就會(huì)高低不平，影響整體性能和可靠性。

日系廠商占據(jù)我國清洗設(shè)備市場(chǎng)較高份額

根據(jù)Gatner數(shù)據(jù)，2021年全球半導(dǎo)體清洗設(shè)備市 場(chǎng)規(guī)模達(dá)到39.18億美金，2021年我國半導(dǎo)體清洗 設(shè)備市場(chǎng)規(guī)模為15億美金，占全球規(guī)模的39.28%。 長期以來，海外巨頭壟斷著清洗設(shè)備領(lǐng)域，迪恩士 （SCREEN）、TEL、LAM與細(xì)美事（SEMES， 三星子公司）四家公司市占率合計(jì)高達(dá)90%以上， 其中迪恩士（SCREEN）一家市占率就高達(dá)50% 以上，寡頭壟斷格局十分明顯。

檢測(cè)/量測(cè)貫穿集成電路制造始終，采用光學(xué)檢測(cè)技術(shù)原理的檢測(cè)&量測(cè)設(shè)備占多數(shù)

隨著技術(shù)的進(jìn)步發(fā)展，集成電路前道制程的步驟越來越多，工藝也更加復(fù)雜。28nm工藝節(jié)點(diǎn)的工藝步驟有數(shù)百道工序，由 于采用多層套刻技術(shù)，14nm及以下節(jié)點(diǎn)工藝步驟增加至近千道工序。根據(jù)YOLE的統(tǒng)計(jì)，工藝節(jié)點(diǎn)每縮減一代，工藝中產(chǎn)生 的致命缺陷數(shù)量會(huì)增加50%，因此每一道工序的良品率都要保持在非常高的水平才能保證最終的良品率。當(dāng)工序超過500道 時(shí)，只有保證每一道工序的良品率都超過99.99%，最終的良品率方可超過95%；當(dāng)單道工序的良品率下降至99.98%時(shí)，最 終的總良品率會(huì)下降至約90%，因此，制造過程中對(duì)工藝窗口的挑戰(zhàn)要求幾乎“零缺陷”。檢測(cè)和量測(cè)環(huán)節(jié)貫穿制造全過程， 是保證芯片生產(chǎn)良品率非常關(guān)鍵的環(huán)節(jié)。

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